テクニカル分析の基礎

サポートとレジスタンスレベル–それらの使用方法

サポートとレジスタンスレベル–それらの使用方法
鈴木拓也

サポート技術情報

Today&Tomorrow 112/ サポートQ&A 論理合成編 Design Compiler
サポートとレジスタンスレベル–それらの使用方法
Q1
最適化を行う前にSingle Bit RegisterとMultibit Registerの対応(一致性)を確認する方法はありますか?

Q2 update_bounds -removeを使って、特定の下位階層に対して別のboundsを作る処理をしているのですがErrorになってしまいます。何か制限がありますか?

Q3 ライブラリセルに対してセルごとに異なるderateを設定しています。DDCを読み込んだ時にderateの情報が保存されていません。DDC読み込み時に再度設定しないといけないのでしょうか?

Q4 使用するライブラリにどのようなタイプのインテグレーテッド・クロックゲーティング(ICG)セルが存在しているか確認する方法はありますか?


2018年
サポートとレジスタンスレベル–それらの使用方法

Q1 Verilog 2001を使用したcase文で、以下のように//synopsys full_case parallel_caseを付けています。SystemVerilogでは等価な記述がIEEEで定義されたと聞いています。どのように記述すれば良いですか?

Q2 ICGのEnableが0固定でクロックが止まっている構成の論理があるのですがICGのEnableを考慮して、クロックをとめるような設定は存在するでしょうか?

Q3 RTL infer multi bitフローでマルチビット化してるのですが、マルチビット化率が低く、report_multibitで原因を調査したところ、以下の”r3”分類されるレジスタが多いようです。原因としてどのようなことが考えられますでしょうか?
Attributes.

サポートとレジスタンスレベル–それらの使用方法 Q4 DFT挿入後のネットリストを入力として、ASCIIインターフェースのDCGでPhysical考慮の最適化を実施する場合にUser/Functionモードを考慮した配置をさせることは可能でしょうか?

Q5 optimize_netlist -areaを使用して面積削減を進めています。
その前のcompile_ultraコマンドでの合成では、set_multi_vth_constraintを設定してleakage最適化を行っています。optimize_netlist -areaでもleakage最適化を行うと聞いていますが、set_multi_vth_constraintの設定は考慮されますか。

Q6 複数のオプションをTcl変数を介してコマンドに渡す方法を教えてください。

Q7 Unix環境変数を利用したTclスクリプト記述時のエラーの対策方法をおしえてください。

  • Today&Tomorrow 110はサポートQ&A 掲載なし

    Today&Tomorrow 109/ サポートQ&A 論理合成編 Design Compiler

Q1 Register Merge 機能に関して質問です。

1) サポートとレジスタンスレベル–それらの使用方法 デザイン全体でRegister Merge機能を停止するには?
2) 一部の階層のみfalseにするには?
3) 一部の階層のみtrueにするには?
4) inst_a階層以下にinst_bとinst_cがある場合inst_a階層へのfalse設定でinst_bとinst_cもfalse?
5) 設定を確認する方法は?

Q2 実際にRegister Mergingが行われたか確認する方法は?

Q3 RTLで推定されたレジスタに対して、特定のライブラリセルにマッピングする方法はありますか?

Q4 Design CompilerはIEEE Encryptionで暗号化されたファイルを読むことができますか?

Q5 合成時にDW minPower最適化を行う設定は?

Q6 特定ネットのファンアウト数を確認する際、経路上のバッファを考慮しない方法がありますか。

2017年 サポートとレジスタンスレベル–それらの使用方法

Q1 set_size_only コマンドで Size-Only指定されたリーフ・セルのコレクションを生成する方法はありますか?

Q2 デザイン中に、パラメータでインスタンスされるモジュールが存在します。しかし、elaborateコマンド実行後のモジュール名にはパラメータの値は追加されていますがパラメータ名は追加されません。なぜパラメータ名が追加されなかったのでしょうか?

Q3 DCT で合成後、write_sdc で SDC を出力するとネットの capacitance とresistance が set_load と set_resistance で出力されます。これらを出力させないようにする方法はありますか?

Q4 SystemVerilogモジュールをブラックボックスとしてリストする2つの変数がありますが、それぞれどのように扱われるでしょうか。

Q5 Design サポートとレジスタンスレベル–それらの使用方法 Compiler でバスのレジスタをマルチビット・レジスタにしていますが、マルチビット・レジスタにならないレジスタがあります。なぜマルチビット・レジスタにならないのか、理由を確認することは可能でしょうか?

Q6 スクリプトにall_faninコマンドを使用しているのですが、Design CompilerとDC Explorerで異なる結果となります。異なる結果となる要因は何でしょうか。

Q1 SystemVerilogでparameterに初期値の設定が無い以下の記述を使おうとしています。

しかしDesign Compiler L-2016.03で読み込むとエラーとなります。

SystemVerilog IEEE Std 1800-2012によればparameterを使用したunpacked arrayが使えます。

Q2 SystemVerilogで以下の様にポート(in0, in1, out0, out1)に対し、Unpacked Array定義を使用しています。

この記述を合成後にネットリスト出力したところ、Unpacked Arrayで定義したin0, in1, out0, out1が単純な32ビットのバスに展開されてしまいました。

Q3 Power CompilerでIntegrated Clock Gating(ICG) セル挿入時に特定のライブラリセルの使用を制限することができますか?

Q4 set_dont_use -power コマンドで設定したICGセルをライブラリセルから確認する方法はありますか?

Q5 シフトレジスタ構成の4ビットレジスタに対し、create_multibitコマンドで4ビットのマルチビット・レジスタをマッピングする方法について教えてください。compile_ultra実行前のreport_multibitでは指定したレジスタはマルチビット対象として認識されているが、
compile_ultra -scan 実行後、マルチビット・レジスタにマッピングされません。どのようにすればマルチビット・レジスタにマッピングできるでしょうか。

Q6 Design Compile GraphicalやDC Explorerでマルチビット・レジスタを使用した合成を行っていますが、合成後にマルチビット化率を確認する方法はありますか?

Q7 階層設計において、下位階層をBlock Abstraction サポートとレジスタンスレベル–それらの使用方法 Modules(BAM)として、トップモジュールに組み入れ、GUIのLayout Viewerで確認すると、トップモジュールのスタンダードセルは見えますが、BAM内のスタンダードセルが見えません。BAM内のスタンダードセルを見えるようにするにはどうすればいいですか?

Q8 Design Compiler Graphical を使用しています。report_timing サポートとレジスタンスレベル–それらの使用方法 コマンドで確認したパスの経路を GUI で簡単に確認する方法はありますか?

Q9 report_qor の結果をグラフなどで見やすくする方法はありますか?

Q10 Logic0/1や case analysis設定の定数が伝播しているピンを確認する方法はありますか?

Q1 Design Compiler ® 上でCPU時間やメモリーをチェックするコマンドがあるのは知っていますが、実行マシンのロード状況や、メモリーなども合せて確認する方法はありますか?

Q2 DC サポートとレジスタンスレベル–それらの使用方法 Ultra™ Topographical modeにてTiming Worst条件となるライブラリとTLUPlusを使った最適化を実施しています。本来であれば、Timing Worstに加えLeak Worstとなるシナリオを設定し、MCMM(マルチコーナー / マルチモード)最適化を実施すべきですが、最適化後のネットリストを使用して、暫定的にライブラリとTLUPlusを差し替えたPower Reportを取得したいと考えています。どのようにすればこのようなPower Reportが得られますか?

Q3 Design CompilerのRM(Reference Methodology)を使用して階層設計を実施しています。下位階層デザインをBlock Abstractionで設計し、上位階層の最適化時に読み込んでいるのですが、デザインの読み込みに非常に時間がかかっています。読み込みを加速させる手段はありますか?

Q4 DC Explorerを実行後、解析のためにGUI(Graphical User Interface)の論理段数ヒストグラムを使用しています。バッチモードで論理段数をレポートする機能はありますか?

Q5 Design Compilerでの最適化後、複数のタイミング違反パスを確認すると、いくつかのパスで「ripple adder」を使用していました。なぜ、Design Compilerは遅延が生じるripple adderを選択するのですか?また、その使用を抑制する方法はありますか?

Q1 Design Compiler ® は、Multi Driven Netに対して自動的にANDゲートを挿入する仕様になっているようですが、ANDゲートの挿入を抑える方法はありますか?

Q2 リンクしているライブラリに含まれるマルチビット・レジスタのライブラリ・セルのコレクションを取得したいのですが、簡単な方法はありますか?

Q3 マルチビット・レジスタ・セルとシングルビット・レジスタ・セルの対応を確認したいのですが、なにか良い方法はありますか?

Q4 図のような構成でクロック・ゲーティング(CG)を挿入したネットリストがあります。アクティビティ情報を設定して解析したところ、クロック・ソースに近いCG0 / CG10 / CG11の停止期間が長くないことがわかりました。CGの段数が多く、CTS(クロックツリー合成)後、クロックツリーの電力が大きくなる懸念があるため、CGの段数を減らしたいと考えています。何か良い方法はありますか?

Q5 Q4の回答からCGセルがマージできることはわかりました。マージした場合、イネーブル信号がどのように変化したのかを簡単に確認する方法はありますか? またその際、Formality ® でのチェックに支障はありませんか?

Q6 サポートとレジスタンスレベル–それらの使用方法 create_auto_path_groupsの機能を使ってパス・グループを生成したいのですが、マクロの数が非常に多く、パス・グループがたくさんできてしまいます。パス・グループ生成の対象からマクロを外すことはできますか?

Q7 フロアプラン(DEFフォーマット)入力でDesign Compiler Graphicalを使用しているのですが、DEFに定義されたSoft Blockage(ソフト・ブロッケージ)のエリア内にレジスタが配置されるケースがあります。これを抑える方法はありますか?

2016年

Q1 Design Compiler ® のGUI(Graphical User Interface)を使わずに特定のオブジェクトからRTLをCross-Probingする方法はありますか?

Q2 Design Compilerの合成では、マルチコアでの実行はサポートされていますか?サポートしている場合、1ライセンスあたり何コアまで使用できますか?

サポートとレジスタンスレベル–それらの使用方法 Q3 Design Compilerで4コアを指定してcompile_ultraを実行したのですが、シングルコア実行時と比較しても実行時間にあまり差がありませんでした。set_host_options -max_cores 4を設定していますが、これ以外に他の設定が必要なのでしょうか?

Q4 Design Compiler Graphical K-2015.06バージョンのフィジカル合成結果をL-2016.03バージョンで開きコンジェスチョン・マップを確認したところ、配置が同じにもかかわらずL-2016.03の方が混雑しているように見えます。これはどういった現象ですか?

Q5 タイミング改善にパス・グループを作りたいのですが、良い機能はありますか?

Q6 report_qorコマンドで各group_pathのWNS(Worst Negative Slack)やTNS(Total Negative Slack)を確認していますが、結果をWNSの悪い順にレポートすることは可能ですか?

Q7 非常に配線が混雑しているデザインで、既にDesign Compiler Graphical(compile_ultra -spg)を使用しています。少しでも混雑を改善したいのですが、何か対策はありますか?

Q8 論理合成実行中に(OPT-150)と(OPT-314)のメッセージが出力されました。組み合わせ回路のタイミング・ループがあるようなのですが、このメッセージは何を意味しているのですか?

Q9 図のような組み合わせ回路のタイミング・ループをレポートするコマンドはありますか?また、タイミング・ループを確認するコマンドはありますか?

Q10 デザインを読み込んだ後に、set_disable_timingコマンドで明示的にタイミング・ループを遮断しました。report_timingの-loopオプションやcheck_timingコマンドでタイミング・ループが表示されないのはなぜですか?

Q11 (OPT-314)のWarningメッセージに(originally by case_analysis)と表示されています。これは何を意味しているのですか?

Q1 定数の乗算が多くあるデザインです。乗算器は大きくて遅いという認識から、今までは以下のようにシ フト演算結果を用意して使用していました。これが一番良い結果を得られる方法だと考えていますが、他に良い書き方はありますか?

Q2 set_register_typeコマンドを使用して、いくつかのレジスタに特定のフリップフロップ(またはラッチ)がマッピングされるよう設定しています。
set_register_typeコマンドに-exactオプションを追加すると、指定したフリップフロップをマッピングします。 サポートとレジスタンスレベル–それらの使用方法 サポートとレジスタンスレベル–それらの使用方法 サポートとレジスタンスレベル–それらの使用方法
-exactオプションを使用しない場合、どのようなセルがマッピングされるか確認することはできますか?

Q3 あるブロックを対象にset_optimize_registersを設定していますが、下記のメッセージにあるようにリタイミングが停止してしまいました。

RTDC-136 (error) Aborting retiming of design サポートとレジスタンスレベル–それらの使用方法 %s.

Q4 設計の初期段階で、すべての物理ライブラリ(Milkyway™ / LEF)がそろっていない状態ですが、フィジカル・シンセシスを実行する方法はありますか?

Q5 Design Compilerを使用して、多電源ドメイン間に挿入されるレベルシフタの挿入チェックを実施しようと考えています。現状では多電源対応の正しいライブラリは準備できていないため、既存のプリミティブ・セルを擬似レベルシフタとして使用したサンプル・デザインを準備しています。このサンプル・デザインに対して、最低限の設定でcheck_level_shifterおよびreport_level_shifterでのチェックを実施したいのですが、良い方法はありますか? サポートとレジスタンスレベル–それらの使用方法

Q1 K-2015.06バージョンより、Design Compiler®やIC Compiler™の一部として組み込まれていたLibrary Compiler™は、スタンドアロンとしてインストールする必要があるとの情報を得ました。詳細を教えてください。

Q2 (Q1の続き) サポートとレジスタンスレベル–それらの使用方法 Design Compiler K-2015.06リリースから、インストール・イメージにLibrary Compilerが含まれず、別途インストールしてリンクを作成する方法に変更されましたが、メジャー・リリースのサイクルがそれぞれ異なるので同一バージョンが存在しない場合は、どのような組み合わせのリンクを行えば良いですか?

Q3 図のような回路を論理合成しようとしています。セレクタ(MUX)の前後にデータパスがあるのですが、データパス抽出によるCarry Save Adder Tree化(DP_OP化) ※2 は可能ですか?
※2 Carry Save Adder Tree化(DP_OP化)に関しては 「Today&Tomorrow 99号 サポートQ&A論理合成編 Q1」をご参照ください

Q4 設計初期段階のデザイン(RTL)をDesign Compilerで読み込み、analyze / elaborate / linkを実行したところ、LINK-5『resolve reference』のメッセージが出力されました。オンライン・マニュアルでLINK-5を調べてみましたが、何のメッセージなのかわかりません。このメッセージについて教えてください。

Q5 デザイン内に存在するライブラリ化されているクロックゲーティング・セル(インテグレーテッド・クロックゲーティング・セル)を抽出したいのですが良い方法はありますか?
(Power Compiler™で挿入したインテグレーテッド・クロックゲーティング・セルだけでなく、RTLに直接記載しているセルも含めて抽出)

Q1 RTLからAdder Treeなどの論理構造を解析したいのですが、何か良い方法はありますか?

Q2 target_libraryに複数のVth(しきい値電圧)を持つライブラリを指定していますが、最適化中にそれぞれの使用率の推移を確認することはできますか?

Q3 あと少しタイミングQoR(Quality Of Results)を改善したいとき、compile_ultraを使った、短時間で簡単かつ効率的に結果を出せるオプション設定などはありますか?

Q4 Design Compiler GraphicalのSPG(Synopsys Physical Guidance)フローでは、変数compile_register_replicationがデフォルトのtrueとなっているため、合成中、必要に応じて全回路にわたりレジスタ複製を実行します。特定のレジスタのみ複製を回避することはできますか?

Q5 Design Compilerで、マルチビット化されたレジスタと元のシングルビット・レジスタを確認したいのですが、何か方法はありますか?

Q6 “マルチビット・レジスタ・バンキング”を行った際のバンキング情報を確認する手段として、

Q7 Design Compiler上で、クロックが到達していないレジスタやマクロを簡単に見つけることはできますか?

Q8 Design Compilerで、階層出力ピンに接続している階層内のネットを抽出したいのですが、うまく抽出できません。なにかよい方法はありますか?

Q9 タイミング例外(false_path、multicycle_path)が設定されたレジスタをリストアップしたいのですが、簡単に取得する方法はありますか?

Q10 特定のライブラリ・セルを使用したインスタンス・セルを通過するタイミング・パスを、下記の設定で“disable”にし、report_timingコマンドで“No paths”サポートとレジスタンスレベル–それらの使用方法 になっていることを確認した後、.ddcファイルに保存しました。

set_disable_timing [get_lib_cells slow/bufd1] -from A -to Z

Q2 図1のように、現在一時的に入力オープン(Undriven)となっている階層ピン“MEMWRAP/TEST”を含むデザインがあります。

Q3 RTLのいくつかの階層に、機能追加のため数百ゲートのセルを挿入し、それらのセルの接続関係を合成後まで保持させようと考えています。また、これらのセルは階層としてまとめて挿入しておらず、個々のインスタンス名を把握できていません。該当するセルをコマンドで抽出して、size_onlyまたはset_dont_touchを一括で設定する方法はありますか?

Q4 入力32ビット幅、出力64ビット幅の積和演算処理が必要になり、論理合成でタイミングと面積を改善するためにDesignWareコンポーネントであるDW02_mult、DW01_addをRTLにインスタンス記述しました。DW02_mult、DW01_addを使用したので、最も良いタイミングおよび面積が得られることを期待しています。

`define width サポートとレジスタンスレベル–それらの使用方法 32…

Q5 RTL内にインスタンス記述されたDesignWareコンポーネントのセル名を取得する方法はありますか?

Q6 階層ピンに接続するネットをDesign Compilerで抽出する際、そのピンに接続する階層内部のネットが抽出できません。指定した階層ピンに接続する階層内部のネットを抽出する方法はありますか?

Q7 最適化中、WNS(Worst Negative Slack) サポートとレジスタンスレベル–それらの使用方法 / TNS(Total Negative Slack) / Elapsed Timeといった情報が表示されますが、この表示内容は変更できますか?(例:メモリー使用量を表示するなど)

Q1 以下のような演算を含むRTLをcompile_ultraで最適化しました。

wire [7:0] a, b, c, z;
assign z = a + b + c;

Q2 入力32ビット幅、出力36ビット幅の積和演算が必要になり、以下のような記述をしました。

wire [31:0] a, b, c, d,
wire [34:0] temp0, temp1;
wire [35:0] z;
assign temp0 = a * b;
assign temp1 = c * d;
assign z = temp0 + temp1;

Information: Operator associated with resources 'add_5
(test.v:5)' in design 'test' breaks the datapath extraction
because サポートとレジスタンスレベル–それらの使用方法 there is leakage due to truncation on its fanout to
operator of resources 'add_6 (test.v:6)'. (HDL-120)

Q3 compile_ultraを実行したところ、わずかにネガティブ・スラックとなるタイミング・パスが残ってしまいました。report_timingにてタイミング・パスを確認したところ、論理段数が多く、最適化されていないように思われます。以前このようなケースではcompile_ultraに-timing_high_effort_scriptオプションを付けて解決していたのですが、使用したところ無効なオプションだというワーニングが出力されました(OPT-1342)。このオプションは使用できないのでしょうか?またこのネガティブ・スラックとなったタイミングを改善することはできますか?

dc_shell> compile_ultra -timing_high_effort_script
Warning: The -timing_high_effort_script option is ignored. (OPT-1342)

    Q1 RTLのデータパス・ブロックがどのデータパス・オペレータを使用しているか確認する方法はありますか?
    Q2 バージョンJ-2014.09から、リーク最適化に関する機能が変更されていますが、具体的にどのような変更がなされているのですか?

Q3 合成済みネットリストの面積削減のためにoptimize_netlist -areaコマンドを使用しています。定数レジスタが存在するので削除したいのですが、optimize_netlist -areaコマンドでは削除できないようです。これはコマンドの仕様ですか?

Q4 RTL記述にSystemVerilogのinterface文を使用してボトムアップ階層設計を進めています。interface文では階層セルのポートは、下記(左)のようなピリオド( . )でポート名を記述します。sub階層を単独合成した後ではchange_namesにより、下記(右)のようにB.Xがアンダースコア( _ )を使ったB_Xに変わってしまいます。topモジュールではsub階層とのlink時に下記のようなLINK-1エラーが発生し、統合できません。何か対処方法はありますか?

Q5 ボトムアップ合成を行っています。下位階層の合成結果を保存したDDCファイルが複数あるため、どのファイルを現在参照しているか確認したいのですが、何か方法はありますか?

Q6 Design Compiler Graphicalを用いたトップレベル・デザインの最適化で、階層ブロックのモデルとしてBlock Abstractionを使用しています。この際、Block Abstraction内部のタイミング・パス(Block Abstraction内のReg - Reg間パス)がトップレベル・デザイン上でレポートされているのですが、なぜですか?

Q7 Design Compiler GraphicalでPhysically Aware Register Banking機能であるidentify_register_banksコマンドを実行する際に、“Input map file”と“Register group file”が必要と聞いていますが、それぞれどのように準備すればよいですか?

Q8 異クロック間のパスのクロックの組み合わせを確認する方法はありますか?

Q9 バージョンJ-2014.サポートとレジスタンスレベル–それらの使用方法 サポートとレジスタンスレベル–それらの使用方法 09-SP1から、タイミング解析の変数名が変わったものがあります。またデフォルト値が変わったものもありますが、これらを変更した理由と変更点を教えて下さい。

Q10 J-2014.09-SP1より、set_clock_sense -stop_propagationの動作が変更になっています。J-2014.09以前の動作と同等の解析をしたいのですが、よい方法はありますか?


    Q1 I-2013.12-SP5から新しくサポートされた下記の変数は、どのような場合に使用しますか?

Q3 マルチVthライブラリを使用してリークの最適化を行なっています。各ライブラリのリーク、タイミングの特性を知るために、今までは特定のセルをマッピングしてreport_powerでリーク値、report_timingでタイミング値を取得していましたが、簡単にすべてのセルを考慮した特性を知ることはできますか?

Q4 -spgオプションを付けてDesign Compiler Graphical合成をしています。タイミングがクリティカルなネットは自動的に上層レイヤが使用される(Layer Optimization)と認識しています。実際にどのネットが上層レイヤに割り付けられたかを知るには、どのように調べればよいですか?

Q5 all_fanoutのコマンド結果がDesign CompilerとDC Explorerで異なります。なぜですか?

Q6 IC Compilerにはリーフ・セルのコレクションを作成するget_flat_cellsコマンドがありますが、Design Compilerにも同様のコマンドはありますか?

Q7 クロック定義がされているにも関わらず、タイミング・レポート上でレポートされないタイミング・パス・グループが存在するのはなぜですか?

TOS7210S

高電圧注意

PID絶縁試験器(TOS7210S)は、絶縁抵抗試験器(TOS7200)をベースに太陽電池モジュールのPID(Potential サポートとレジスタンスレベル–それらの使用方法 サポートとレジスタンスレベル–それらの使用方法 Induced Degradation)現象の評価を正確に効率よく実行できるように設計された試験器です。極性切替機能付きで2000Vまでの出力能力とnA分解能を持った電流計を搭載していますので、PID評価のみならず、高感度測定を必要とする絶縁物の評価試験にもご使用いただけます。外部から呼び出し可能なパネルメモリー、RS232Cインターフェースを標準搭載していますので自動化システムにも柔軟に対応することができます。

試験概念図

PID現象とは

PID現象とは 図1

PID現象とは 図2

出力電圧を任意設定

被試験物に印加する試験電圧を50Vdc~2000Vdc(分解能1V)の範囲で設定できます。太陽光発電のシステム電圧を1000V以上に想定した場合の評価などに対応が可能できます。また、電気・電子部品、電気・電子機器の絶縁抵抗試験においてJIS C 1302:1994で規定される電圧以外の試験も可能です。50V~1000Vの範囲では、出力特性はJIS C 1302:1994に準拠しています。

出力は接地(アース)からフローティング

出力端子は接地電位(アース電位)からフローティングされています ※1 。また、出力ケーブル(TL51-TOS)にシールドケーブルを使用しています。このため、被試験物と大地間に流れる電流は測定せずに試験ポイント間に流れる電流だけを測定できますので高感度で正確な評価試験が実行できます。
※1:極性が正極に設定されている端子の対接地電圧(±1000Vdc )、極性が負極に設定されている端子の対接地電圧(+1000Vdc および -3000Vdc)

【圧倒的に稼ぐ!】水平線の正しい引き方とFXトレード手法を解説

鈴木拓也

鈴木拓也

水平線の引き方について動画で学ぶ

  • 水平線の特徴
  • ブレイク後の水平線の機能逆転
  • 水平線を使ったトレード手法

水平線の特徴

水平線とは安値と安値、または高値と高値を水平に結んで引ける線のことです。

水平線の2つの種類:レジスタンスラインとサポートライン

現在レートよりも下に引ける安値と安値を結んだ水平線がサポートライン(支持線)、上に引ける高値と高値を結んだ水平線がレジスタンスライン(抵抗線)です。

  • サポートライン:安値と安値を結んだ現在レートよりも下の線
  • レジスタンスライン:高値と高値を結んだ現在レートよりも上の線

これらの水平線が引けると、 次にレートがその水平線に達した時に反転すると予想できます。

レジスタンスとサポートの役割逆転

一度水平線がブレイクされると、今後は機能が逆転するという特徴があります。

例えば、下図の左側のように、一度レジスタンスラインがブレイクされると、今後はその レジスタンスラインがサポートラインとしての役割を持つ ようになり、レートの下落を下支える支持線の機能を持ちます。

また、右側のように一度サポートラインをブレイクすると、 サポートラインがレジスタンスラインとしての役割を持ち 、レートの上値を抑える抵抗線として機能します。

水平線の重要度は反転回数と時間足で決まる

その中から、 重要度が高い水平線と重要度が低い水平線を見極め、重要度が高い水平線だけを選んでトレードに使うことで、勝率を一気にアップさせることができる のです。

  • 反転回数が多い水平線ほど重要度が高い
  • 上位足で引ける水平線ほど重要度が高い

例えば、2回しか反転していない水平線と、5回反転している水平線とでは、5回の方が重要な水平線となります。

つまり、今後も反転する可能性が高いですし、仮にブレイクしたとすると、レジサポ転換で再び機能する可能性が高い水平線と認識できます。

また、4時間足で引ける水平線と、5分足で引ける水平線とでは、4時間足の水平線の方がよりたくさんの投資家の意識が集まっているため重要度が高いです。

水平線が機能する大衆心理とは?

水平線に限らず、テクニカル分析のシグナルが機能する理由としては、「 世界中のトレーダーが同じものを見ているため 」という本質的な背景があります。

水平線も同様に、そのライン上で何度も反転していれば、他のトレーダーが「水平線に近づいたら買いを入れよう」と思い、何人も同じような考えのトレーダーがいれば、実際にレートはその水平線付近で反発するのです。

それは、それまで買っていた投資家が損失を抱えてしまうことになりますので、 彼らの損切り注文、加えて新規で売りを仕掛けるトレーダーも参入し、一気にレートが下に急落 します。

これがいわゆる、「水平線のブレイクアウト」と呼ばれるものです。

水平線の正しい引き方

水平線の引き方で注意したいのが、「ローソク足のひげも考慮して引く」ことです。

なぜなら、海外のトレーダーはローソク足以外のバーチャートなどを使っている人も多く、その足の最高値と最安値に注目して線を引くからです。

また、水平線が機能する理由は、世界中のトレーダーが同じ線を引いているからと上記で説明しましたが、ヒゲを考慮しないと、 他の投資家と異なるラインを引いている ことになってしまい全く機能しないかもしれません。

最後に、もう1点注意点ですが、水平線を引く時は、アバウトに考えましょう。

  • ひげも考慮して水平線を引く
  • 他の投資家も注目していそうなラインを見つける
  • 数pipsの誤差は仕方ないのでアバウト(少し大雑把)に引く

鈴木拓也

鈴木拓也

水平線を使ったトレード手法

水平線を用いたトレード(理論編)

基本的な戦略としては、 水平線の反発を狙ったエントリーと、水平線のブレイクを確認してのエントリー です。

例えば、ブレイクでエントリーした後に、 (a)すぐに反発し、下落のシグナルはダマしになる可能性 もあります。

加えて、サポートラインをブレイクした瞬間に多くのトレーダーが売りを仕掛けますので 、 (b)しばらくして売ったトレーダーの利益確定の買いにより、元のサポートラインの水準まで戻るケース(リターンムーブ)もよく現れます。

水平線を使った初心者にオススメのトレード手法としては、最初のブレイクでトレード金額の全額を使うのではなく、半額くらいのロットでエントリーし、玉は残しておくのです。

また、リターンムーブの発生もよく起こるパターンなので、リターンムーブ後の第二波だけを狙って取引するのも手堅い手法の一つです。

水平線を用いたトレード(実践編)

まず、買いで入る場合には、レートが水平線に到達し、そこでレートが反発したのを確認してエントリーします。間違っても、水平線に達した瞬間にエントリーをしてはいけません。

そして、売りでのエントリーは、水平線を勢いよく下抜けた瞬間にエントリーをします。ただし、上記でも説明した通り、その後の戻り(リターンムーブ)が起こる可能性もあるので、ここでトレード金額の全額を注ぎ込んでエントリーをするのはややリスクが高いです。

価格がExpertOptionのサポート/レジスタンスから抜け出したい時期と取るべき行動を特定するためのガイド

価格がExpertOptionのサポート/レジスタンスから抜け出したい時期と取るべき行動を特定するためのガイド

私はあなたがサポートとレジスタンスのレベルが何であるかを知っていると思います。 ただし、あなたが知らない場合に備えて、これらは価格が範囲内にあるように見える価格レベルです。 つまり、価格は長期間にわたってこれらのレベルを上回ったり下回ったりすることはないようです。 このガイドでは、ExpertOptionトレーダーが知っておく必要のある2つの最良のテクニカル指標であるサポートとレジスタンスというトピックについて詳しく説明します。

価格がExpertOptionのサポート/レジスタンスから抜け出したい時期と取るべき行動を特定するためのガイド

価格は、ExpertOptionの発展傾向を示すサポート/レジスタンスレベルを破ります

資産の価格は時間とともに変動するため、通常は特定の価格レベルに達し、そこで跳ね返ります。 これが支持または抵抗です。 サポートは低価格で形成され、レジスタンスは高価格で形成されます。 サポートとレジスタンスのレベルは弱いか強いかのどちらかです。

サポート/レジスタンスレベルの強さは、価格が跳ね返る前にそれらに触れた回数によって測定されます。 強力なサポートとレジスタンスのレベルは、価格が特定の期間に何度も触れたレベルです。 価格が突破する前に一度だけサポートまたはレジスタンスレベルに触れた場合、それは弱いと見なされます。 強力なサポート/レジスタンスレベルを突破するには、価格の勢いが非常に強い必要があります。

価格の勢いがサポート/レジスタンスを突破するのに十分強いかどうかを知る方法

他の例では、それが支持または抵抗に達する直前に価格の統合があります。 つまり、価格は狭い範囲に収まります。 価格が支持/抵抗に近づくにつれて、それは突破するのに十分な勢いを得ています。 ただし、ほとんどの場合、価格は通常、最終的に突破する前に範囲に戻ります。

価格がExpertOptionのサポート/レジスタンスから抜け出したい時期と取るべき行動を特定するためのガイド

ExpertOptionのサポート/レジスタンスを破るにちがいない価格を特定する

誤ったブレイクアウトの回避

次に、堅いクマのろうそくがサポートを壊し、下降トレンドを示します。 これはあなたがあなたの貿易を入力する必要がある場所です。

価格がExpertOptionのサポート/レジスタンスから抜け出したい時期と取るべき行動を特定するためのガイド

誤ったブレイクアウトが発生し、トレーダーに上昇トレンドが発生していると思わせる

価格がExpertOptionのサポート/レジスタンスを破ったら、どのような行動を取るべきですか?

上記のスナップショットを見ると、通常、価格は下降傾向にあります。 ブレイクアウトが発生した場合は、価格が支持/抵抗に達したときのように市場が振る舞うまで待ちます。 それは発展傾向に基づいて貿易に参入する時です。

なぜ誤ったブレイクアウトが発生するのですか? 誤ったブレイクアウトは通常、トレーダーがすでに過剰に拡張されて反転の準備ができているときに市場に参入したときに発生します。 上記の例では、おそらく多くのトレーダーがトレンドが上がると想定していました。

誤ったブレイクアウトから保護するために、価格動向に基づいて取引を入力します

したがって、チャートを読むことは重要です。 私は通常、あなたの取引セッションと比較してより大きな時間枠チャートを使用して取引することをお勧めします。 たとえば、5分のキャンドルを取引している場合は、30分または3時間のチャートを読む必要があります。

価格がExpertOptionのサポート/レジスタンスから抜け出したい時期と取るべき行動を特定するためのガイド

サポートとレジスタンスレベル–それらの使用方法
価格がサポートを破り、下降トレンドが発生する

便利なツールの1つは、ExpertOptionボリンジャーバンドインジケーターです。 このインジケーターを使用する方法はたくさんあります。 たとえば、価格が下落し始めて低域を壊す前にサポート/レジスタンスゾーンに近づくと、これはショートするシグナルです。

Centre For Tomorrow Hammamet

Par langue générale サポートとレジスタンスレベル–それらの使用方法 ou langue de communication, on entend le registre de サポートとレジスタンスレベル–それらの使用方法 langue utilisé pour la conversation et d'une manière générale pour les échanges de la vie quotidienne, par opposition à la langue spécialisée, laquelle réfère サポートとレジスタンスレベル–それらの使用方法 à l'acquisition d'un vocabulaire spécifique à un environnement ou un métier en particulier .

Cours de langue générale ou spécifique

Cours particuliers

Les cours particuliers peuvent couvrir beaucoup de disciplines et être le cas par exemple pour des cours de サポートとレジスタンスレベル–それらの使用方法 soutien scolaire, des cours d'été ou aussi des サポートとレジスタンスレベル–それらの使用方法 cours à titre professionnel. Certains employés et dans le cadre de leurs tâches quotidiennes ont également besoin de cours particuliers pour s'améliorer. Les cours particuliers peuvent avoir lieu aussi sur place dans les locaux de la société.

Cours particuliers

Séjours Linguistiques

La raison principale サポートとレジスタンスレベル–それらの使用方法 サポートとレジスタンスレベル–それらの使用方法 d’un séjour linguistique est donc l’immersion dans un territoire étranger, pour y revenir imprégné d’une nouvelle culture, d’une autre vision du monde, et surtout avec une pratique linguistique largement améliorée. Notre formule va au-delà des cours de langue, elle comprend aussi l'hébergement, le transport et aussi les excursions et les loisirs. Apprendre une langue, c’est aussi s’imprégner d’une culture.

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